No.70 ：超以太网联盟（UEC）1.0 规范 Link Level Retry（LLR）和 Credit-Based Flow Control （CBFC）
视频来源：超以太网联盟（UEC）1.0 规范 Link Level Retry（LLR）和 Credit-Based Flow Control （CBFC） PPT材料：UEC链路层协议深度技术调研
No.63 Verilog设计：LFSR并行加解扰实现
本文基于IEEE Std 802.3-2022 49章，本章介绍了10GBASE-R的PCS（Physical Coding Sublayer，物理编码子层）64b/66b原理，其中包括加解扰过程。 基本概念 加扰（Scrambling） 是一种数据变换技术，通过特定的算法将原始数据序列与伪随机序列
No.62 Verilog设计：最优PPA设计的一些总结
日常的一些总结。 1、芯片设计中，无复位寄存器占比一般要求80%以上，数据链路需要尽量避免复位，因为一般位宽比较大。复位会导致较大的瞬时反转功耗，而且面积会比无复位寄存器大。 2、寄存器尽量带门控，门控一般是ICG控制时钟。 3、在写MUX的时候，优先选择case和onehot这类无优先级的MUX，
No.58 Verilog设计：安全状态机设计 Safe FSM
我们知道状态机需要添加default状态，避免状态机跳转到未知状态无法恢复。那么是不是只要增加了default状态机就完全没有风险了呢，可以看一下《Designing Safe Verilog State Machines with Synplify》这篇文章的介绍。 写状态机时需要检查状态机的跳转
No.54 IEEE Std 802.3-2022 PCS 64b/66b原理
10GBASE-R中的PCS层 IEEE Std 802.3-2022 在 49章，介绍了10GBASE-R的PCS（Physical Coding Sublayer，物理编码子层）64b/66b原理。 下面这几个 10G 以太网物理层变种均使用该同步头： 10GBASE-SR（多模光纤，短距离）
No.53 Verilog设计：简易的PCS模块66b同步设计
本文基于IEEE Std 802.3-2022 PCS 章节，介绍几种66b同步方法，处理位宽包括64bit数据到32bit数据，并给出一些优化方案。 整个简化流程可以表示为： 64bit输入数据->增加同步头->转换成64bit位宽数据-----> PMA tx ----->PMA rx ----
No.52 Verilog设计：分优先级的CPU访问接口协议设计
问题背景：模块A内部有一块RAM作为内部状态信息缓存，这个信息一方面需要被内部逻辑进行读写，一方面又需要被外部CPU总线读写，此时已经在模块A中分了时隙用于同时处理两个接口访问。现在模块B也需要对模块A中的RAM进行访问，并且优先级比CPU总线要高，因为外部CPU访问没那么紧急，都是可以挂起等待的。
No.51 IEEE Standard for Ethernet 2022（802.3 以太网协议）
一个开放协议下载搞这么麻烦，神经。IEEE Standard for Ethernet-2022.pdf
