标签：FPGA - 肆拾伍|Halo Blog

Verilog设计：分优先级的CPU访问接口协议设计

问题背景：模块A内部有一块RAM作为内部状态信息缓存，这个信息一方面需要被内部逻辑进行读写，一方面又需要被外部CPU总线读写，此时已经在模块A中分了时隙用于同时处理两个接口访问。现在模块B也需要对模块A中的RAM进行访问，并且优先级比CPU总线要高，因为外部CPU访问没那么紧急，都是可以挂起等待的。

FPGA开发

IEEE Standard for Ethernet 2022（802.3 以太网协议）

一个开放协议下载搞这么麻烦，神经。IEEE Standard for Ethernet-2022.pdf

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IEEE Standard for Ethernet 2022（802.3 以太网协议）

紫光Logos 系列 FPGA 专用 RAM 模块(DRM) 用户指南

本系列文章为平时对FPGA手册的学习总结，希望能帮助大家理解手册，学会IP的使用。手册为网络收集，下载链接：Logos 系列 FPGA 专用 RAM 模块(DRM) 用户指南。对于这个文档有任何疑问，可以在评论下留言，基本上我已经翻烂了，也不知道该讲些什么。

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UG902_安路科技PH1A系列FPGA ERAM用户手册

本系列文章为平时对FPGA手册的学习总结，希望能帮助大家理解手册，学会IP的使用。手册为网络收集，下载链接：UG902_安路科技PH1A系列FPGA ERAM用户手册。写在前面：不吐不快，安路的这份手册是我见过最烂的器件手册，难想象这是经过评审的正式文档，到处都是信号/参数说明缺失，图/表对应不上

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UG909_安路科技PH1A系列FPGA+SERDES用户手册

本系列文章为平时对FPGA手册的学习总结，希望能帮助大家理解手册，学会IP的使用。手册为网络收集，下载链接：UG909_安路科技PH1A系列FPGA+SERDES用户手册。

FPGA开发 Serdes 资源分享阅读笔记

Serdes 学习笔记，CDR时钟恢复（其一，基本 CDR原理和结构）

本系列文章为《High Speed Serdes Devices and Applications》的学习总结，素材主要取自教材，并附带一些自己的思考。原书下载链接：High Speed Serdes Devices and Applications.pdf. 时钟恢复（Clock Data Rec

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MATLAB HDL Coder 开发入门

前言：本文属于历史项目，跨越的时间线非常长，从 2021 到 2024 年，主要涉及的版本有 MATLAB 2022a 和 MATLAB 2024a。有部分函数和代码都是继承的 2022a，现在我整理时用的 2024a，会发现 HDL Coder 工具箱在这两年变化挺大，新增了很多功能，手册也修改了

HDL Coder MATALB FPGA开发

Serdes 学习笔记，锁相环（PLL）结构和原理（其二，CP PLL）

本系列文章为《High Speed Serdes Devices and Applications》的学习总结，素材主要取自教材，并附带一些自己的思考。原书下载链接：High Speed Serdes Devices and Applications.pdf。为了克服Simple PLL（Type

Serdes 阅读笔记

Serdes 学习笔记，锁相环（PLL）结构和原理（其一，Simple PLL）

本系列文章为《High Speed Serdes Devices and Applications》的学习总结，素材主要取自教材，并附带一些自己的思考。原书下载链接：High Speed Serdes Devices and Applications.pdf PLL（Phase-Locked Loo

Serdes 阅读笔记

Serdes 学习笔记，Serdes结构及原理

本系列文章为《High Speed Serdes Devices and Applications》的学习总结，素材取自教材，并附带一些自己的思考。原书下载链接：High Speed Serdes Devices and Applications.pdf SERDES，全称 Serializer/D

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