No.71 ：预读FIFO（零延迟FIFO或 First Word Fall Through (FWFT) FIFO）实现
一直想找机会聊一聊预读FIFO这个问题，趁着这次机会比较系统的整体讲一讲预读FIFO的一些实现方法，注意事项，以及优化手段。 1、背景知识 FIFO 是一个具有简单概念的存储元件：应用逻辑的一部分在 FIFO 的一侧写入数据。在 FIFO 的另一侧，以相同的顺序（FIFO = First In Fi
No.63 Verilog设计：LFSR并行加解扰实现
本文基于IEEE Std 802.3-2022 49章，本章介绍了10GBASE-R的PCS（Physical Coding Sublayer，物理编码子层）64b/66b原理，其中包括加解扰过程。 基本概念 加扰（Scrambling） 是一种数据变换技术，通过特定的算法将原始数据序列与伪随机序列
No.62 Verilog设计：最优PPA设计的一些总结
日常的一些总结。 1、芯片设计中，无复位寄存器占比一般要求80%以上，数据链路需要尽量避免复位，因为一般位宽比较大。复位会导致较大的瞬时反转功耗，而且面积会比无复位寄存器大。 2、寄存器尽量带门控，门控一般是ICG控制时钟。 3、在写MUX的时候，优先选择case和onehot这类无优先级的MUX，
No.58 Verilog设计：安全状态机设计 Safe FSM
我们知道状态机需要添加default状态，避免状态机跳转到未知状态无法恢复。那么是不是只要增加了default状态机就完全没有风险了呢，可以看一下《Designing Safe Verilog State Machines with Synplify》这篇文章的介绍。 写状态机时需要检查状态机的跳转
No.53 Verilog设计：简易的PCS模块66b同步设计
本文基于IEEE Std 802.3-2022 PCS 章节，介绍几种66b同步方法，处理位宽包括64bit数据到32bit数据，并给出一些优化方案。 整个简化流程可以表示为： 64bit输入数据->增加同步头->转换成64bit位宽数据-----> PMA tx ----->PMA rx ----
No.52 Verilog设计：分优先级的CPU访问接口协议设计
问题背景：模块A内部有一块RAM作为内部状态信息缓存，这个信息一方面需要被内部逻辑进行读写，一方面又需要被外部CPU总线读写，此时已经在模块A中分了时隙用于同时处理两个接口访问。现在模块B也需要对模块A中的RAM进行访问，并且优先级比CPU总线要高，因为外部CPU访问没那么紧急，都是可以挂起等待的。
No.50 紫光Logos 系列 FPGA 专用 RAM 模块(DRM) 用户指南
本系列文章为平时对FPGA手册的学习总结，希望能帮助大家理解手册，学会IP的使用。手册为网络收集，下载链接：Logos 系列 FPGA 专用 RAM 模块(DRM) 用户指南。 对于这个文档有任何疑问，可以在评论下留言，基本上我已经翻烂了，也不知道该讲些什么。
No.49 UG902_安路科技PH1A系列FPGA ERAM用户手册
本系列文章为平时对FPGA手册的学习总结，希望能帮助大家理解手册，学会IP的使用。手册为网络收集，下载链接：UG902_安路科技PH1A系列FPGA ERAM用户手册。 写在前面：不吐不快，安路的这份手册是我见过最烂的器件手册，难想象这是经过评审的正式文档，到处都是信号/参数说明缺失，图/表对应不上
No.48 UG909_安路科技PH1A系列FPGA+SERDES用户手册
本系列文章为平时对FPGA手册的学习总结，希望能帮助大家理解手册，学会IP的使用。手册为网络收集，下载链接：UG909_安路科技PH1A系列FPGA+SERDES用户手册。
